英特尔45nm半导体工艺技术解析

在2007年12月国际电子元件会议(IEDM)举行前约一个月，美国EETimes杂志曾提到，英特尔公司45nm工艺技术的主要特点是采用铪基高k介电材料，将氮化钛(TiN)用于PFET取代栅极，并将TiN阻挡层与一种功函数调整金属组成的合金用于NFET取代栅极。

英特尔公司的45nmHKMG(高k金属栅极)技术的一些重点在于：高k栅极先加工、金属栅后加工的集成方式；氧化铪栅极介电材料(1.0nmEOT)；以及双带边功函数金属栅极(TiN用于PMOS，TiAlN用于NMOS)。栅极后加工集成是一个重点，需要在英特尔公司工艺流程中作进一步说明。

上面提到的“先加工”和“后加工”是指按照多晶硅积淀工艺形成高k栅极和金属栅极的顺序。目前众所周知的是，英特尔公司在45nm节点采用了一种栅极后加工或取代栅极工艺流程。但这也引发了对其语义的激烈争论：它究竟是“栅极”还是“后加工”。

取代栅极流程让英特尔公司能够复用过去多晶硅栅极技术中的许多工艺步骤和工具。曝光多晶硅并形成传统二氧化硅及氮化硅侧壁分隔层的工艺，在源/漏极形成及它们的轻掺杂延伸区域中均利用了已获验证的自对准工艺。一旦这些步骤完成，多晶硅就被除去，而功函数金属取而代之被积淀。

但在第一次多晶硅积淀之前有一些很有趣的事情发生。与IEDM发表的文章叙述相反，英特尔公司在牺牲的栅极多晶硅之前积淀了第一个功函数金属层。

图1：英特尔公司PenrynPMOS晶体管结构。

图2：晶体管的物理栅极长度(LG)测量。

图3：0.346平方微米的SRAM单元。

对于P沟道晶体管，TiN紧跟着HfO2介电材料之后被积淀。添加铝形成TiAlN后可以将功函数调整为适合于N沟道晶体管。英特尔的工艺通过在多晶硅形成和图样化之前积淀首个功函数层可以保护HfO2免受多晶硅蚀刻。SI工程师把首个金属栅极层称为顶部接口层(TIL)，因为它为HfO2电介质提供了无可否认的保护。P型金属栅极是TiN，添加铝后可形成TiAlN及适合于NMOS的功函数。在去除多晶硅牺牲层之后，在它们各自的N和P沟道晶体管中分别积淀两种较厚的金属层，并通过多晶硅蚀刻在剩下的沟道底部和侧壁形成阻挡层。

无可辩驳地，关于“栅极”含义的评论当然没有已完成产品的电气性能来得重要。英特尔公司的45nm工艺技术在这方面确实令人印象深刻。SI的晶体管电气参数提取显示1.0V室温下饱和驱动电流如下：

-PFETIDSAT=1.08mA/μm

-NFETIDSAT=1.36mA/μm

英特尔公司去年12月在IEDM的演讲中证实了这些数值(不过我们的PFET数值比英特尔公司报告的高出10微安)。我们的结果显示低温下(-20℃)驱动电流较高，高温下(85℃)电流会降低。

这些高驱动电流值引发了更多有关栅极结构的问题。在晶体管的物理栅极长度(LG)和较短的电气有源沟道长度(Lelec)之间始终存在着差异。不过，在现代金属栅极技术出现之前，规定LG并比较不同制造厂的晶体管之性能相当容易。英特尔公司的栅极结构给分析人员带来了一些新的问题。

英特尔公司报告了35nm的栅极长度，这非常适合于它的NFET产生的1.36mA/μm的驱动电流。但如果以一种类似于多晶硅栅极所采用的标准方式来测量的话，这种栅极结构的边缘到边缘尺寸接近45nm。这意味着要产生这么大的饱和电流，LG、Lelec和源/漏扩展长度之间的比例将失衡。

答案看来和金属栅极边缘的位置问题有关。过去认为多晶硅栅极的整个宽度影响晶体管沟道中的载流子。而现在，由于多晶硅被蚀刻掉，并在后加工栅极工艺中被填充沟道的金属栅极所取代，情况变得不那么简单了。积淀在栅极沟道中的第一种材料不是金属，而是一种阻挡材料，这意味着栅极的有源部分比传统的测量长度小，后者指栅极各侧边上的侧壁分隔层之间的长度。不过，由于阻挡层相当薄，这并不能解决栅极测量的差异。

这样看来决定电气有源栅极长度的似乎是侧壁分隔层与TIL相遇处形成的鸟嘴。SI分析显示，这里的鸟嘴是钻蚀多晶硅时的TIL和高k蚀刻的结果。在氮化硅分隔层形成之前的多晶硅侧壁再氧化加剧钻蚀的效果。对于积淀在沟道中的金属栅极，这时有一条很厚的k值较低的路径通向沟道，它显然无法在电气上影响鸟嘴正下方区域的电荷载子。

金属栅极的核心部分也可以是TIL本身。因为这一层包含了和后加工栅极层相同的功函数金属，也许它的边缘能够定义金属栅极长度。幸运的是，TIL层的边缘差不多对准其上的鸟嘴，故这个测量点的选择对你获得的LG值不会产生影响。

所有这一切的关键在于栅极沟道边缘与功函数金属(不论前加工还是后加工)的电气有源边缘之间的间距在8到10nm间。这似乎解释了英特尔公司报告的LG值和我们期望值之间的差异。

添加铪虽然可以解决泄漏功率问题，却令工艺集成工程师头痛不已。英特尔公司通过在硅基板和HfO2层之间形成一个氧化硅(也可能是氧氮化硅)底部接口层(BIL)，避免了铪带来的不利之处(阈值电压牵制和载流子迁移率降低)。BIL不仅让铪进入栅极堆叠，还为工艺工程师提供了又一个调整机制。由于栅极介电材料对晶体管沟道及电气性能的影响是各层单独影响的函数，故对于不同的晶体管应用，阈值电压可通过改变BIL厚度来控制。

由于在45nm节点，线边缘粗糙度和随机掺杂浓度变化问题变得愈加棘手，工艺可变性及其设计成为一个热门话题。英特尔公司在IEDM2007的第二次演讲中对此进行了阐释，其中，KelinKuhn讨论了如何通过工艺改进和设计变化来提高良率。她以SRAM单元为例说明了半导体设计从90nm到45nm的发展历程。90nm节点所采用的“高”单元版图在65nm节点被“宽”单元所取代。65nm的单元设计通过单向对准多晶硅和消除有源区域图案中的角落，改进了工艺尺寸控制和可变性。在45nm节点，英特尔公司的工艺只采用方形盒盖图案，从而消除了“狗骨头(dogbone)”和“冰柱(icicle)”形状。在后加工栅极工艺中，这种均匀一致的结构也有助于可靠填充。

英特尔公司在45nm节点继续采用193nm干法光刻。通过严格的设计规则来构建“结构式”栅极版图，正如Kuhn在她关于SRAM单元的讨论中所提到的那样。对先进的HKMG技术而言，金属栅极的这种均匀规则排列的DFM技术无需投资新的浸没式工艺即可以提高良率。而形成精确矩形栅极图案确实需要额外的步骤，因为多晶硅牺牲层采用两次图形曝光技术。

英特尔公司65nm工艺技术的许多特性仍在不断演进。“第三代”应变硅在结构上类似于英特尔公司65nm工艺的嵌入式SiGePMOS。45nm仍将沿用Nickelsalicide。英特尔公司还采用多达9个金属层的大马士革铜工艺。含有掺碳氧化物的则形成了低k值层间介电材料集成方案。